`timescale 1ns/1ns
module exp3_tb;
	
	reg[7:0] mode_choose;
	reg[7:0] input_data = 0;
	reg clk = 0;
	wire[5:0] wei_xuan;
	wire[7:0] duan_xuan;

	integer state = 0;
	
	exp3 E(.mode_choose(mode_choose),.input_data(input_data),.clk(clk),.wei_xuan(wei_xuan),.duan_xuan(duan_xuan));
	initial begin
		input_data = 0;
		//input_data[0]=1;
		mode_choose = 8'b01000000;
		input_data[0]=1;
		/*input_data[0]=1;input_data[1]=1;#100;
		input_data[0]=0;input_data[1]=1;#100;
		input_data[0]=1;input_data[1]=0;#100;
		input_data[0]=1;input_data[1]=1;#100;
		input_data[0]=1;input_data[1]=0;#100;
		input_data[0]=0;input_data[1]=0;#100;*/
		//state = 1;
		
		/*mode_choose = 8'b00000010;
		input_data=0;#100;
		input_data=1;#100;
		input_data=2;#100;
		input_data=3;#100;
		input_data=4;#100;
		input_data=5;#100;
		input_data=6;#100;
		input_data=7;#100;*/
		
		/*mode_choose = 8'b00000100;
		input_data = 8'b00000101;

		input_data[4]=0;input_data[5]=0;#100;
		input_data[4]=0;input_data[5]=1;#100;
		input_data[4]=1;input_data[5]=0;#100;
		input_data[4]=1;input_data[5]=1;#100;*/
		
		/*mode_choose = 8'b00001000;
		input_data = 8'b00000000;
		input_data[4]=0;input_data[0]=0;#100;
		input_data[4]=0;input_data[0]=1;#100;
		input_data[4]=1;input_data[0]=0;#100;
		input_data[4]=1;input_data[0]=1;#100;*/
		
		
		/*mode_choose = 8'b00010000;
		input_data = 0;
		
		input_data[4] = 1'b0;input_data[0] = 1'b0;#100;
		input_data[4] = 1'b0;input_data[0] = 1'b1;#100;
		input_data[4] = 1'b1;input_data[0] = 1'b0;#100;
		input_data[4] = 1'b1;input_data[0] = 1'b1;#100;*/
		
		
		/*mode_choose = 8'b00100000;
		input_data = 0;
		
		input_data[4] = 1'b0;input_data[1] = 1'b0;#100;
		input_data[4] = 1'b0;input_data[1] = 1'b1;#100;
		input_data[4] = 1'b1;input_data[1] = 1'b0;#100;
		input_data[4] = 1'b1;input_data[1] = 1'b1;#100;*/

	end
	
	always begin
		if(state==0) begin
			#10;clk = ~clk;
		end
	end
endmodule
